微信:HuangL1121
QQ号:1224848052
团队:MATLAB代做|MATLAB专业代做|硕士博士代写
地址:北京市-朝阳区-双柳北街18号院
当前位置:首页 > FPGA相关 > HDB3编码实现
项目案例
HDB3编码实现
HDB3编码实现
产品说明:

通信系统最主要的功能就是实现数据的传输,在数据传输的时候需要对数据进行调制解调,但在某些时候,也可以不通过调制解调直接对数据进行传输,但是这种方法需要对数据进行基带信号变化,使其适合在信道中传输,这就是编码过程。目前,虽然在实际使用的数字通信系统中基带传输制不如频带传输制那样广泛,但是,对于基带传输系统的研究仍然是十分有意义的。


HDB3是数字基带通信系统中重要组成部分之一,具有无直流成份,检错能力强,具有时钟恢复性能,此外HDB3因具有无直流成分,低频成分少和连零个数不超过三个等明显的优点,有利于定时信号的恢复。

HDB3(三阶高密度双极性码)是串行数据传输的一种重要编码方式,和最常用的NRZ码(非归零码)相比,以上所说的有点使HDB3具有明显的优势,同时,HDB3具有较强的检错能力,当数据序列用HDB3传输时,若传输过程中出现单个误码,其极性交替变化规律将受到破坏,因而在接收端根据HDB3这一独特规律特性,可检出错误并纠正错误,同时HDB3方便提取位定时信息。

通常情况下,实现HDB3编译码的方法有HDB3收发芯片,但是使用这种方法的芯片成本比较高,随着数字电路的不断发展,越来越多的系统选择使用FPGA进行开发FPGA具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。并且具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点,因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGACPLD器件。

因此本课题将通过FPGA,以QuartusH为软件平台,以Verilog为开发工具,实现HDB3编译码器。利用Verilog HDL语言及模块化的设计方法,设计适合于FPGA实现的HDB3编译码器的系统,这不但可以克服分立硬件电路带来的抗干扰差和不易调整等缺陷,而且具有软件开发周期短,成本低,执行速度高,实时性强等特点。因此,利用Verilog HDL设计基于FPGA的HDB3编译码系统具有是分重要的意义。

二、研究主要内容

    本课题主要研究是基于FPGA的HDB3编译码器的设计与实现,其研究范围主要包括如下几个方面:

·HDB3基本原理

   HDB3是AMI码的改进型,通常被称为三阶高密度双极性码。 HDB3的编码规则第一步:检查消息代码的连0串,当没有4个或4个以上连零串的时候,按AMI码的编

码规则对消息代码进行编码;AMI编码规则如下所示:

    原码:   1 0 0 0 0  1 0 0 0 0  11 0 0 0 0   1  1

  AMI码:-1 0 0 0 0  +1 0 0 0 0 -1  +1 0 0 0 0   -1  +1

第二步:当检测到连续4个或4个以上的连续零的时候,那么将每4个连零段的第4个零变换成与前一非0符号相同极性的符号,同时保证相邻符号的极性交替。

第三步:检查相邻符号间非零符号的个数的奇偶性,若为偶数,则将当前的符号的前一非零符号后的第1个零变为+B或-B符号,且B的极性与前一非零符号的极性相反,并使后面的非零符号从V符号开始再交替变化。

·定时同步技术

     由于实际通信系统中,发送端和译码端,其往往不是同步的,即发送段FPGA系统晶振与接收端的系统晶振有着细微的时偏,当时偏累积到一定程度的时候,就会导致采样率偏差,从而引起误码,因此,在实际中,我们需要在接收端设计一个定时同步模块,从接收到的数据中提取发送段时钟,从而使接收端的采样时钟和接收的数据同步,这样就能正确译码。

·基于Verilog HDL硬件描述语言的fpga系统的开发

Verilog HDL是一种应用广泛的硬件描述语言,可用于算法级、门级到开关级的多种抽象层次的数字系统设计。从语法结构来讲,Verilog HDL和C语言有许多相似之处,它能够形式化地表示电路的结构和行为,可以借用高级语言的结构和语句,能够在多个层次上对所设计的系统加以描述。Verilog HDL最大的特点就是易学易用,由于Verilog HDL的各种优越性,使它广泛流行,尤其在ASIC领域,更是处于主流地位。 因此本课题,我们将采用Verilog HDL硬件描述语言进行系统的设计与实现。本系统采用的开发环境是QuartusII。

QuartusII是ALTERA公司的新一代开发软件,它拥有两种界面,一种是QuartusII的界面,另一种是用有QuartusII全部功能的MaxPlusII界面,从而使原有的MaxplusII的用户更快的适应新的开发环境。目前 QuartusII 最高版本好似QuartusII7.2。相对于MaxPlusII,QuartusII支持更多的器件,而且也支持Altera最新的一些器件如Straix、Straix GX系列。在本课题中,我们采用QuartusII开发软件,在功能上比MAXplusII更加强大,在本课题,我使用的是 QuartusII 7.2。

 

 

三、实施方案

    在现有的理论基础之上,掌握HDB3编译码的基本理论知识。主要开展如下的工作:

第一步:MATLAB算法仿真

通过MATLAB对系统进行仿真,了解HDB3编译码的基本性能。主要通过仿真HDB3编译码的基本过程,然后添加噪声,测试其误码率。

第二步:FPGA硬件实现

根据理论知识和理论仿真的结果,实现基于FPGA的系统,整个设计流程如下所示:利

用Verilog HDL硬件描述语言实现HDB3系统的编码部分,并通过仿真验证其正确性;再编写HDB3系统的译码模块,结合编码部分一起仿真,验证发送出的数据和接收到的数据正确性。最后根据实际情况,需要设计一个定时同步模块,解决实际工作中存在的发送与接收晶振不同导致的采样率偏差的问题。

第三步:硬件平台验证

将系统下载到FPGA硬件平台中,通过示波器观察编码译码之后数据,检验其正确性。

通过以上步骤,基本完成HDB3编译码的基本设计。

----------------------------------------------------------------------------------------------------------

联系:Highspeedlogic
QQ :1224848052
微信:HuangL1121
邮箱:1224848052@qq.com
官方网站:http://www.mat7lab.com/

资源网站:http://www.hslogic.com/

----------------------------------------------------------------------------------------------------------



上一篇:高精度GPS信号捕获算法的FPGA实现

版权所有: MATLAB代做|MATLAB专业代做|硕士博士代写 Copyright © 2018 All rights reserved.
微信:HuangL1121 QQ:1224848052
地址:北京市-朝阳区-双柳北街18号院

扫一扫,关注我们